{"id":10861,"date":"2026-06-30T12:28:32","date_gmt":"2026-06-30T15:28:32","guid":{"rendered":"http:\/\/laf5.publisher.highstack.com.ar\/?p=10861"},"modified":"2026-06-30T12:28:32","modified_gmt":"2026-06-30T15:28:32","slug":"la-ley-de-moore-cambia-de-direccion-los-chips-ya-no-solo-seran-mas-pequenos-tambien-creceran-hacia-arriba","status":"publish","type":"post","link":"https:\/\/laf5.publisher.highstack.com.ar\/?p=10861","title":{"rendered":"La Ley de Moore cambia de direcci\u00f3n: los chips ya no solo ser\u00e1n m\u00e1s peque\u00f1os, tambi\u00e9n crecer\u00e1n hacia arriba"},"content":{"rendered":"

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Durante d\u00e9cadas, la evoluci\u00f3n de los chips pareci\u00f3 seguir una regla bastante simple: hacer cada componente m\u00e1s peque\u00f1o para meter m\u00e1s transistores en el mismo espacio. Esa l\u00f3gica permiti\u00f3 que los procesadores fueran cada vez m\u00e1s potentes, eficientes y densos. Sin embargo, la industria est\u00e1 entrando en una etapa mucho m\u00e1s compleja, en la que reducir dimensiones ya no ser\u00e1 suficiente.<\/p>\n

La nueva hoja de ruta de IMEC, uno de los centros de investigaci\u00f3n m\u00e1s importantes del mundo en semiconductores, apunta a 2038 como el a\u00f1o en el que podr\u00edan llegar los chips de clase 3 \u00e1ngstroms, es decir, 0,3 nan\u00f3metros. La fecha llama la atenci\u00f3n porque retrasa algunas previsiones anteriores, pero tambi\u00e9n deja una idea mucho m\u00e1s clara: el futuro del silicio depender\u00e1 tanto de nuevas m\u00e1quinas de litograf\u00eda como de una arquitectura completamente distinta.<\/p>\n

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Avance en tecnolog\u00eda de chips: Imec establece fecha para producci\u00f3n de 0,3 nm Avance<\/p>\n

El laboratorio IMEC de B\u00e9lgica ha establecido 2038 como el a\u00f1o de inicio de la producci\u00f3n de chips de 0,3 nan\u00f3metros, ofreciendo una visi\u00f3n de\u2026 pic.twitter.com\/op0OIpRCiI<\/a><\/p>\n

\u2014 LapolaK (@lapolakmx) June 30, 2026<\/p>\n<\/blockquote>\n

El problema no es solo dibujar circuitos m\u00e1s peque\u00f1os<\/h2>\n

Para llegar a escalas tan extremas, mejorar la fotolitograf\u00eda no alcanza. Las m\u00e1quinas EUV de alta apertura num\u00e9rica y, m\u00e1s adelante, los sistemas Hyper-NA ser\u00e1n una parte fundamental del proceso, porque permitir\u00e1n imprimir patrones cada vez m\u00e1s precisos sobre la oblea. IMEC y ASML ya estudian esa pr\u00f3xima etapa, con aperturas superiores a las actuales High-NA, pensadas para llevar la fabricaci\u00f3n hacia la era de los \u00e1ngstroms.<\/p>\n

Pero el l\u00edmite principal empieza a aparecer en otro lugar: la geometr\u00eda del transistor. IMEC prev\u00e9 que el contact poly pitch, una de las medidas clave para saber cu\u00e1nto se est\u00e1 reduciendo la distancia entre transistores, deje de escalar de forma significativa alrededor de la generaci\u00f3n A10, prevista para 2030. En otras palabras, llegar\u00e1 un punto en el que seguir achicando todo en horizontal dejar\u00e1 de dar los resultados de antes.<\/p>\n

Ah\u00ed entra en escena la gran transici\u00f3n: pasar de los transistores GAA a los CFET. Los GAA, adoptados por la industria en la generaci\u00f3n de 2 nm, rodean el canal con la puerta para mejorar el control el\u00e9ctrico. Todav\u00eda tienen recorrido y, seg\u00fan IMEC, seguir\u00e1n siendo \u00fatiles hasta A10, pero mantienen una limitaci\u00f3n importante: los transistores de tipo n y tipo p siguen ubicados uno al lado del otro.<\/p>\n